SystemVerilog
Verificato
Significato di «SystemVerilog»
Linguaggio di descrizione e verifica dell'hardware standardizzato come IEEE 1800, estensione del Verilog di cui è superset. Adottato come IEEE 1800-2005 e unificato con Verilog nel 2009, aggiunge programmazione a oggetti, assertion e verifica random vincolata.
Fonti: HDL/HVL, standard IEEE 1800. Fonti: standards.ieee.org/ieee/1800; ieeexplore.ieee.org (IEEE Std 1800-2005). Verifica web 2026-08-03. · Verificato il 2026-08-03